74hc138引脚图及功能 74hc138译码器作用

74hc138引脚图及功能

74HC138是一款高速CMOS器件,74HC138引脚兼容低功耗肖特基TTL(LSTTL)系列。74HC138译码器可接受3位二进制加权地址输入(A0, A1和A2),并当使能时,提供8个互斥的低有效输出(Y0至Y7)。

38解码器,TTL系列,也就是74系列,有三百个输入端A0,A1,A2,其中A2为高位,输出为八个低电平输出Y0 ~ Y7,工作电压一般为5V。例如:A0,A1,A2依次输入000,输出为Y0,依次输入001,输出为Y1。扩展信息:原理当门端(G1)为高电平,另外两个门端(/(G2A)/(G2B))为低电平时,处理端(A,B,C)对应的二进制码的输出可以为低电平。通过使用G1、/(G2A)和/(G2B),它可以扩展到24行译码器。If外部反相器也可以级联并扩展为32线解码器。如果门作为数据输入到最后,74ls138还会将由与非门3-8组成的解码器行的数据分配到74ls138解码器的74LS138功能表的逻辑图或表中。我们可以看到74ls1388输出引脚。任何时候或者更高电平——所有芯片都不工作,或者只有一个低电平0,其余7个输出引脚都是更高电平。如果两个输出引脚同时为0,则芯片损坏。

74HC138特有3个使能输入端:两个低有效(E1和E2)和一个高有效(E3)。除非E1和E2置低且E3置高,否则74HC138将保持所有输出为高。

74hc138译码器作用

利用这种复合使能特性,仅需4片74HC138芯片和1个反相器,即可轻松实现并行扩展,组合成为一个1-32(5线到32线)译码器。任选一个低有效使能输入端作为数据输入,而把其余的使能输入端作为选通端,则74HC138亦可充当一个8输出多路分配器,未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。复合使能输入,轻松实现扩展 兼容JEDEC标准no.7A 存储器芯片译码选择的理想选择 低有效互斥输出 ESD保护 HBM EIA/JESD22-A114-C超过2000 V MM EIA/JESD22-A115-A超过200 V 温度范围 -40~+85 ℃ -40~+125 ℃ 多路分配功能。

CD74HC138 ,CD74HC238和CD74HCT138 , CD74HCT238是高速硅栅CMOS解码器,适合内存地址解码或数据路由应用。74HC138 作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在 高性能存贮器系统中,用这种译码器可以提高译码系统的效率。将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。HC138 按照三位二进制输入码和赋能输入条件,从8 个输出端中译出一个 低电平输出。两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器,扩展成24 线译码器不需外接门;扩展成32 线译码器,只需要接一个外接倒相器。在解调器应用中,赋能输入端可用作数据输入端。

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